에너지-하베스팅 IoT 장치를 위한 초저전력 FVF LDO 레귤레이터
An Ultra-Low-Power Output-capacitorless FVF LDO Regulator for Energy-Harvesting IoT Devices
- 주제(키워드) LDO , PMIC , 에너지하베스팅 , FVF
- 주제(DDC) 621.381
- 발행기관 아주대학교 일반대학원
- 지도교수 권익진
- 발행년도 2026
- 학위수여년월 2026. 8
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/ajou/000000036518
- 본문언어 한국어
- 저작권 아주대학교 논문은 저작권에 의해 보호받습니다.
초록/요약
This paper presents an ultra-low power flip voltage follower （FVF）-based output capacitorless （OCL） LDO regulator designed for energy harvesting IoT applications. The proposed structure seamlessly integrates the stepped FVF topology with a dual-pass transistor scheme and adaptive bias technique to ensure robust loop stability and fast transient response even in nano-ampere-level standby power conditions. In order to minimize settling time during transition from high load current to low load and to suppress voltage surge, a dynamic overshoot control circuit （DOCC） without static power consumption is introduced to provide charging and discharging current directly to the gate and output node of the main pass transistor. Designed with a 65 nm CMOS process, this regulator provides 1.0 V output at a 1.2 V supply voltage in a load current range of 0 to 50 mA. The post layout simulation results confirmed that the proposed design exhibits a very small minimum standby stop current （IQ） of 240 nA. Under the load current over-response state, an undershoot of up to 225 mV and an overshoot of 62 mV were achieved. In addition, a micro-power FVF OCL-LDO regulator with a very low quiescent current of 28 nA is designed to be combined with a conventional DC-DC boost converter to provide a stable output voltage of 1 V with the output ripple voltage removed from an input voltage of 0.17-0.5 V.
more초록/요약
본 논문은 에너지 하베스팅 IoT 애플리케이션을 위해 설계된 초저전력 플립 전압 팔로워（FVF） 기반 출력 커패시터리스（OCL） LDO 레귤레이터를 제시한다. 제안된 구조는 이중 패스 트랜지스터 방식과 적응형 바이어스 기법을 갖춘 계단식 FVF 토폴로지를 원활하게 통합하여 나노암페어 수준의 대기 전력 조건에서도 견고한 루프 안정성과 빠른 과도 응답을 보장한다. 높은 부하 전류에서 낮은 부하로 전환되는 동안 정착 시간을 최소화하고 전압 급증을 억제하기 위해 정적 전력 소모 없는 동적 오버슈트 제어 회로（DOCC）를 도입하여 메인 패스 트랜지스터의 게이트와 출력 노드에 직접 충전 및 방전 전류를 제공한다. 65 nm CMOS 공정으로 설계된 이 레귤레이터는 0~50 mA 의 부하 전류 범위에서 1.2 V 공급 전압에서 1.0 V 출력을 제공한다. 포스트 레이아웃 시뮬레이션 결과, 제안된 설계가 240 nA 의 매우 작은 최소 대기 전류（IQ）를 나타냄을 확인하였다. 부하 전류 과도 응답 상태에서 최대 225mV 의 언더슈트와 62mV 의 오버슈트를 달성하였다. 또한 28 nA 의 매우 낮은 대기 전류를 가지는 대기전류 28 nA 의 FVF OCL-LDO 레귤레이터를 설계하여 기존의 DC-DC 부스트 컨버터와 결합하여 0.17-0.5 V 의 입력 전압에서 출력 리플 전압이 제거된 1 V 의 안정된 출력 전압을 제공한다. 주제어: 저전압 강하（LDO） 레귤레이터, Flipped voltage follower（FVF）, 출력 커패시터리스（OCL）, 이중 패스 구조, 에너지 하베스팅
more목차
제 1 장. 서론 1
1.1 RF 에너지 하베스팅 1
1.2 RF 에너지 하베스팅을 위한 LDO 레귤레이터 2
제 2장. 선행 기술이 적용된 LDO 레귤레이터 3
제 3 장. 제안하는 LDO 레귤레이터 설계 5
3.1 제안하는 LDO 레귤레이터의 회로도 5
3.2 적응형 바이어스 전류 7
3.3 동적 오버슈트 제어 회로 11
3.4 안정도 응답 특성 분석 15
3.5 대기 전류 28 nA FVF OCL-LDO 레귤레이터 22
3.6 대기 전류 28 nA FVF OCL-LDO 레귤레이터의 성능 24
제 4장. DC-DC+LDO 결합형 전원관리 시스템 27
4.1 저전압에서의 DC-DC 부스트 컨버터 27
4.2 저전압에서의 DC-DC 부스트 컨버터의 성능 29
4.3 DC-DC+LDO 결합형 전원 관리 구조 34
4.4 DC-DC+LDO 결합형 전원 관리 회로 성능 35
제 5 장. 칩 구현 및 포스트 레이아웃 시뮬레이션 결과 51
5.1 제안하는 회로의 레이아웃 51
5.2 과도 응답 특성 53
5.3 전원 잡음 제거 특성 56
5.4 대기 전류 특성 57
제 6 장. 결론 60
참 고 문 헌 62
Abstract 67
