순서 의존 준비시간 및 재진입 특성을 갖는 반도체 패키징 라인에서 tardiness 최적화 방안 연구
A study on tardiness optimization in a semiconductor packaging line with sequence-dependent setup times and re-entrant flows
- 주제(키워드) 스케줄링 , 반도체 패키징
- 주제(DDC) 658.5
- 발행기관 아주대학교 일반대학원
- 지도교수 최진영
- 발행년도 2025
- 학위수여년월 2025. 2
- 학위명 석사
- 학과 및 전공 일반대학원 산업공학과
- 실제URI http://www.dcollection.net/handler/ajou/000000034313
- 본문언어 한국어
- 저작권 아주대학교 논문은 저작권에 의해 보호받습니다.
초록/요약
본 논문은 MCP(Multi-Chip Package) 반도체 제조의 필수 요건인 재진입과 더불어 순서 의존 준비시간 특성을 반영한 반도체 패키징 라인 스케줄링 문제를 고려한다. MCP 제조를 수행하는 패키징 공정에서는 다양한 칩 적층 요구사항으로 인해 재진입 흐름과 설비의 빈번한 셋업 전환이 발생하며, 셋업 전환에는 설비의 전후 셋업 상태에 따라 달라지는 순서 의존 준비시간이 소요된다. 이러한 특성은 스케줄링 문제의 복잡도를 높이는 제약 조건에 해당하나, 현실적인 MCP 반도체 패키징 공정 스케줄링을 위해 필수적으로 고려되어야 한다. 한편, 순서 의존 준비시간과 재진입을 고려하는 스케줄링 문제에서 작업의 납기를 함께 고려하여 tardiness를 최소화하는 스케줄링 문제는 해결하기가 더욱 복잡해진다. 이는 납기가 빠른 작업을 먼저 처리하는 의사결정과 순서 의존 준비시간이 짧은 작업을 먼저 처리하는 의사결정을 모두 고려해야 효율적인 스케줄링을 수행할 수 있기 때문이다. 이와 같은 복잡성으로 인해 반도체 패키징 공정을 대상으로 순서 의존 준비시간과 재진입을 고려하는 기존의 스케줄링 연구는 대부분 작업의 완료 시간이나 가동률을 최적화하는 연구에 해당하며, 일부 연구에서는 재진입 조건을 고려하지 않고 tardiness 최소화 스케줄링을 수행한 사례도 존재한다. 이에 본 연구에서는 순서 의존 준비시간, 재진입, 납기를 모두 고려하는 반도체 패키징 라인을 대상으로 강화학습 기반 tardiness 최소화 스케줄링을 수행하고자 한다. 이를 위해 작업별 납기 제약을 포함한 상태를 정의하고, 에이전트가 tardiness를 최소화하는 의사결정을 수행할 수 있도록 하는 보상을 제안한다. 수치 실험을 통해 정의된 보상들을 적용한 강화학습 모델의 스케줄링 성능 비교를 수행하였으며, 순서 의존 준비시간과 처리 시간을 고려하는 보상 적용 모델에서 total tardiness 최소화 성능이 우수함을 보였다.
more초록/요약
In the Multi-Chip Package (MCP) packaging process, diverse chip stacking requirements lead to frequent re-entrant production flows and setup changes on machines. These setup changes require sequence-dependent setup times that vary based on the preceding and succeeding operation types processed on the machines. Even though these features increase the complexity of the scheduling problem, they are critical constraints for scheduling in MCP semiconductor packaging processes. Moreover, scheduling problems become even more challenging when minimizing tardiness while considering re-entrant flows, sequence-dependent setup times, and due dates simultaneously. Due to this complexity, most existing studies on scheduling problems for semiconductor packaging line that consider sequence-dependent setup times and re-entrant flows focus on optimizing metrics such as completion times or machine utilization. Some studies have addressed minimizing tardiness but without considering re-entrant flows in scheduling problem. In this study, we apply a reinforcement learning-based scheduling approach to minimize total tardiness in semiconductor packaging line while considering sequence-dependent setup times, re-entrant flows, and due dates. To minimize total tardiness, we define the state to include due date for each job and design several reward functions based on various scheduling decision factors. Numerical experiments compare the performance of reinforcement learning-based schedulers, each applying a different reward function. The results demonstrate that model incorporating sequence-dependent setup times and processing times outperforms others in minimizing total tardiness.
more목차
제 1 장 서론 1
제 1 절 연구 배경 및 필요성 1
제 2 절 연구 목적 및 접근 방법 3
제 3 절 논문의 구성 4
제 2 장 관련 연구 5
제 1 절 기존 연구 분류 5
1. 납기 조건을 고려한 연구 5
2. 순서 의존 준비시간을 고려한 연구 6
3. 납기 조건과 순서 의존 준비시간을 모두 고려한 연구 8
제 2 절 기존 연구의 한계점 9
제 3 장 문제 정의 및 접근 방법 11
제 1 절 문제 정의 11
1. 대상 공정 11
2. 변수 및 가정 12
3. 스케줄링 예제 14
제 2 절 강화학습 기반 스케줄링 16
1. 에이전트 및 환경 18
2. 상태 및 행동 20
3. 상태 전이 예시 23
제 3 절 보상 설계 28
제 4 장 수치 실험 34
제 1 절 실험 설계 34
1. 데이터셋 34
2. 학습 과정 및 하이퍼파라미터 설정 35
제 2 절 실험 결과 분석 40
제 5 장 결론 44
참고 문헌 46
Abstract 50
