극 부호를 위한 고속 연속제거 기반 복호의 알고리즘 및 하드웨어 구현
Algorithm and Hardware Implementation of Fast Simplified Successive Cancellation- Based Decoding for Polar Codes
- 주제(키워드) Error correction codes , channel coding , hardware implementation , VLSI , polar codes
- 주제(DDC) 621.381
- 발행기관 아주대학교 일반대학원
- 지도교수 지동우, 선우명훈
- 발행년도 2024
- 학위수여년월 2024. 2
- 학위명 박사
- 학과 및 전공 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/ajou/000000033258
- 본문언어 영어
- 저작권 아주대학교 논문은 저작권에 의해 보호받습니다.
목차
I. Introduction 1
II. Preliminaries 5
A. Polar Codes and Successive Cancellation (SC) Decoding 5
B. Fast Simplified Successive Cancellation (FSSC) Decoding 7
C. Successive Cancellation Flip (SCF) and Fast SCF Decoding 10
D. Successive Cancellation List (SCL) and Fast SCL Decoding 12
III. One-hot Encoding-based Simplified Control Unit for FSSC Decoder 16
A. Motivation 16
B. One-hot Encoding-based Stage Decision 17
C. Node Type and Operation Decision 20
D. Top-level Architecture of Simplified Control Unit 23
E. Simplified Control Unit-based FSSC Decoder 24
IV. Hardware Architecture for Low-latency FSCF Decoder 30
A. Motivation 30
B. History-based FSCF (HFSCF) Decoding 31
C. HFSCF Decoder Architecture 35
D. Simulation Results 42
E. Hardware Implementation Results 47
V. Sorting Network for Low-latency FSCL decoder 52
A. Motivation 52
B. Partitioned Sorting Network 54
C. Soter I Optimization 56
D. Sorter II Optimization 58
E. Proposed Sorting Network 64
F. Results 67
VI. Conclusions 74
Bibliography 76
