ESD damage로 인한 PMIC 불량 개선
Improvement of PMIC failure due to ESD damage
- 주제(키워드) ESD
- 발행기관 아주대학교
- 지도교수 감동근
- 발행년도 2015
- 학위수여년월 2015. 2
- 학위명 석사
- 학과 및 전공 IT융합대학원 IT융합공학과
- 실제URI http://www.dcollection.net/handler/ajou/000000018898
- 본문언어 한국어
- 저작권 아주대학교 논문은 저작권에 의해 보호받습니다.
초록/요약
본 논문에서는 고객 사용조건에서 외부로부터 유입된 ESD가 PCB에 실장 된 PMIC로 2차 방전을 통해 유기되어 단말기에 전원 Reset 및 무감 현상을 일으키는 것을 분석 / 재현하여 PCB 설계 단계에서 보강할 수 있는 방안을 제시하였다. 유입된 ESD가 Main GND layer를 통해 단말기 밖으로 빠져나갈 수 있는 Current path를 어떻게 확보하는지에 대해 본 논문에서 ESD scanning 실험과 Set CDM 시험을 통해 불량 재현을 하였으며 Current spreading 시험을 통해 문제점에 대한 분석을 하였다. 이를 토대로 하여 Pilot 모델에서 개선 효과에 대해 검증 하였다. PMIC의 Vss pin이 Main GND layer로 연결되는 VIA 구조가 충분히 확보 되어야지 단말기에서 발생되는 전원무감 현상이 줄어들 수 있었으며 이는 충분한 Current path가 확보되어야 한다고 말할 수 있다.
more목차
제 1 장 서 론 1
제 2 장 ESD 이론 및 단말기 불량 분포 3
2.1 ESD 이론 3
2.2 시스템 ESD 규격 4
2.3 IC ESD 규격 5
2.4 시스템 ESD와 IC ESD 차이 7
2.5 단말기 IC 불량 분포 9
제 3 장 PMIC 불량 분석 및 재현 방안 11
3.1 PMIC의 IC ESD 성능 검토 11
3.2 PMIC 불량 분석 13
3.3 PMIC 불량 재현 시험 및 분석 방안 19
3.3.1 ESD scanning 19
3.3.2 System CDM 22
3.3.3 Current spreading 23
제 4 장 회로 분석 및 재현 시험 24
4.1 GND layer VIA 구조 분석 24
4.2 PMIC 불량 재현 시험 28
4.2.1 ESD scanning 시험 29
4.2.2 Set CDM 시험 31
4.2.3 Current spreading 시험 32
제 5 장 최적 PCB 설계방안 36
5.1 Pilot model 검토 36
5.2 최적 PCB 설계 방안 제시 40
