시간 제약성을 가진 시스템 동작 모델링을 위한 타이밍 다이어그램
Timing diagram for modeling behaviors of systems with timing constraints
- 주제(키워드) 통합 모델링 방법론 , Stateflow , 정형 방법 , 사양서
- 발행기관 아주대학교
- 지도교수 정기현
- 발행년도 2011
- 학위수여년월 2011. 2
- 학위명 박사
- 학과 및 전공 일반대학원 공학계열
- 파일정보 워드
- 실제URI http://www.dcollection.net/handler/ajou/000000011219
- 본문언어 한국어
- 저작권 아주대학교 논문은 저작권에 의해 보호받습니다.
초록/요약
스테이트 플로우(Stateflow)는 임베디드 시스템의 명세를 그래픽으로 표현하는 방법론으로 산업계에서 널리 사용되고 있으며 Mathworks에서 제공하는 여러 강력한 도구들을 이용할 수 있다. 하지만 스테이트 플로우는 임베디드 시스템의 시간적 속성과 연속적인 행동의 속성을 기술하기에 직관적이지 않는다는 단점을 가지고 있다. 이 단점을 해결하기 위해서 타이밍 다이어그램(Timing diagram) 모델과 스테이트 플로우 모델을 통합하여 모델링하는 방법론인 StateflowTD를 제시하여 기존의 스테이트 플로우가 가진 문제를 타이밍 다이어그램 방법을 이용하여 기술하기 위한 방법을 제시한다. 통합 방법론이 필요한 이유는 타이밍 다이어그램의 표현력이 충분하지 못하여 시스템의 모든 행위를 표현할 수 없기 때문이다. StateflowTD방법론을 설명하기 위해, 본 논문에서는 타이밍 다이어그램의 문법과 그 의미에 대해 형식적으로 정의하였고, 타이밍 다이어그램으로 표현한 모델의 예를 제시했다. 그리고 타이밍 다이어그램을 스테이트 플로우로 변환하기 위한 방법을 형식적으로 정의하였으며, 타이밍 다이어그램 모델과 스테이트 플로우 모델을 합성하기 위한 과정을 수학적으로 기술하였고 이를 지원하는 도구인 STSAT(Synthesized Tool of Stateflow And Timing diagram)에 대해서 설명하였다. 그리고 StateflowTD방법론을 이용하여 모델링한 사례를 보임으로 기존의 스테이트 플로우 방법론으로 표현한 모델보다 더 직관적이고 이해하기 쉬움을 간접적으로 보였다. 그리고 타이밍 다이어그램 모델의 테스트 케이스 생성을 위해 타이밍 다이어그램의 MC/DC커버리지 범주를 정의하였으며, 타이밍 다이어그램의 MC/DC범주는 스테이트 플로우에서의 MC/DC와 일관성이 있도록 정의하였다. 또한 타이밍 다이어그램 모델을 테스트 하기 위해 스테이트 플로우 도메인에서 사용할 수 있는 도구인 SDV(Simulink Design Verifier)를 이용하여 테스트 케이스를 생성하는 방법을 제시했는데, 실험을 통해 그 방법이 유용한지의 여부를 평가하였다. 실험 결과 SDV를 수행하는데 걸리는 시간이 테스트 케이스의 목표의 개수에 상관없이 편차를 보이는 문제가 있었지만 MC/DC에 대해 매우 높은 커버리지를 달성하여, 본 논문에서 접근한 방법이 효과적임을 확인하였다. 이 논문에서 제시한 StateflowTD방법론은 기존의 스테이트 플로우가 가진 단점들을 본 논문에서 제시한 타이밍 다이어그램을 통해서 해결하였으며 또한 기존의 스테이트 플로우가 가진 여러 가지 강력한 기능들을 그대로 사용할 수 있다는 장점을 갖고 있다. 바로 이 점이 기존의 타이밍 다이어그램과 관련된 다른 연구들이 제공하지 못하는 차별되는 독창성이라고 할 수 있으며, 현재 널리 사용되고 있는 방법론을 개선, 보완했다는 점이 기존의 명세 방법론에 대한 연구들과 차별되는 독창성이라고 할 수 있다.
more초록/요약
Stateflow is a graphical specification methodology in embedded systems’ specifications, which is widely used in industrial area and can use many powerful tools that Mathworks supports. But Stateflow has demerits of specifying temporal attributes of embedded systems and of specifying consequtive behaviors of embedded systems. To solve these problems, this paper suggests StateflowTD – unified specification methodology by integrating timing diagram models with a Stateflow model in a Stateflow domain and proposes a method to specify using timing diagram methodology to solve problems that Stateflow has. The reason that an integrated methodology is required is that timing diagram has not a sufficient express power to specify all the behaviors of a system. To address a StateflowTD methodology, this paper defines a syntax and semantics of timing diagram formally, and shows an example of a model expressed in timing diagram. And it defines translation of timing diagram model into Stateflow model formally, addresses the procedure of synthesizing timing diagram models and a Stateflow model, and explains synthesis support tool, whose name is STSAT (Synthesized Tool of Stateflow and Timing diagram). This paper also shows examples modeled in StateflowTD methodology, and these examples show evidence indirectly that a model in StateflowTD methodology is more intuitive and understandable than a model in Stateflow methodology. This paper defined MC/DC coverage of timing diagram to generate test cases of a timing diagram model so that MC/DC coverage defined in this paper be consistent with MC/DC of Stateflow. Also this paper suggests an approach to generate test cases of a timing diagram model using SDV (Simulink Design Verifier) and evaluates its feasibility by experiments. Results of experiments show that because SDV achieved high coverage ratio about MC/DC, our approach is effective though SDV has a problem of fluctuating model analysis time for similar test case objectives StateflowTD methodology suggested in this paper sovles the problems by using timing diagram methodology that we suggested, and has a merit that users can use several powerful tools that Stateflow has. Our study has originality in this respect and creativity in the point of improving and complementing currently used methodogy compared to previous studies of specification methology.
more목차
본문 차례 (LIST OF TEXT) IV
그림 차례 (LIST OF FIGURE) VI
표 차례 (LIST OF TABLE) VIII
제１장 서 론 10
제１절 연구 배경 10
제２절 논문의 목적 및 연구 범위 13
제３절 논문의 공헌 및 구성 15
제２장 명세 방법 및 타이밍 다이어그램에 대한 관련 연구 17
제１절 명세(SPECIFICATION) 방법론 17
제２절 타이밍 다이어그램 20
제３장 타이밍 다이어그램의 모델링 25
제１절 타이밍 다이어그램의 시간적 속성 26
제２절 타이밍 다이어그램의 문법과 의미 28
제３절 타이밍 다이어그램을 이용한 모델링 예 36
제４장 통합 모델링 방법론 38
제１절 스테이트 플로우의 문법과 의미 39
제２절 통합된 모델링 표현방법론(STATEFLOWTD)의 제안 45
제３절 STATEFLOWTD 방법론으로 기술한 시스템의 사례 연구 57
제５장 타이밍 다이어그램 모델의 테스트 방안 64
제１절 타이밍 다이어그램에 대한 MC/DC 범주의 적용 64
제２절 SDV – 스테이트 플로우 기반의 테스트 케이스 생성 도구 84
제６장 도구의 구현 및 실험 86
제１절 STSAT – 스테이트 플로우와 타이밍 다이어그램의 통합도구 86
제２절 타이밍 다이어그램 모델의 테스트 케이스 생성 실험 87
제７장 결 론 104
참고문헌 107
