DVB-S2 위성 시스템의 수신기를 위한 효율적인 초기 주파수 추정기 설계
Design of an Efficient Initial Frequency Estimator for Demodulator of DVB-S2 System
- 주제(키워드) DVB-S2 , 초기 주파수 추정기
- 주제(KDC) 569
- 주제(DDC) 621
- 발행기관 아주대학교
- 지도교수 선우명훈
- 발행년도 2007
- 학위수여년월 2007. 8
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 본문언어 한국어
초록/요약
최근에 방송 및 멀티캐스팅 서비스에 유리한 위성을 이용하여, 개인 휴대 단말에 대해 저비용 통신, 방송 융합 서비스를 제공하는 지상, 위성 연계 시스템이 필요하며 이러한 요구로 인해 B3G (Beyond 3G) 위성통신시스템을 위한 다양한 노력들이 이루어지고 있다. 이러한 위성통신시스템에서 하향 접속으로 DVB-S2 표준안이 채택되고 있는데, DVB-S2는 고품질, 고기능 위성방송을 위한 시스템으로 최대 155Mbps 의 전송속도를 가지며 30GHz 부근의 Ka대역을 사용한다. 그리고 위성채널의 단점인 강우감쇄에 효율적으로 대처하기 위해 적응형 부호화와 고차 변조를 이용한다. 본 논문은 차세대 유럽형 위성방송 표준인 DVB-S2 복조기의 초기 주파수 추정기 설계에 대하여 연구하였다. DVB-S2의 수신단에서는 25MHz의 심볼 속도 대비 20%(± 5MHz)의 큰 초기 주파수 오차가 발생하기 때문에 초기 주파수 오차를 추정하여 보상함으로써 주파수 오차를 줄이는 알고리즘 연구 및 이를 기반으로 한 초기 주파수 추정기 설계가 필요하다. 본 논문에서는 데이터 도움 방식의 알고리즘의 성능을 DVB-S2 표준 성능 지표에 따라 분석하여 주파수 추정 범위가 넓은 알고리즘을 선택한다. 선택된 알고리즘을 기반으로 초기 주파수 추정기의 direct implementaion을 하고 하드웨어 복잡도 측면에서 direct implementation의 문제점을 제시한다. 제시된 문제점을 분석하여 하드웨어 복잡도를 줄일 수 있는 새로운 구조의 초기 주파수 추정기 구조를 설계하고 다른 주파수 동기 블록 및 위상 동기 블록과 통합 시뮬레이션을 하여 제안된 구조의 성능을 검증한다. 새로운 구조의 초기 주파수 추정기를 하드웨어로 구현한 결과, direct implementaion에 비해 곱셈기를 약 68%, arctan 연산기를 약 55%, 그리고 덧셈기/뺄셈기를 약 54% 줄일 수 있음을 확인할 수 있었다. 이는 다른 블록들과 통합하여 800만 게이트 카운트의 FPGA 보드에 탑재할 수 있는 가능성을 보여준다. 또한 전체 하드웨어 복잡도를 낮춰 전력 소모를 줄이는데 기여할 수 있다.
more목차
국문요약
제목차례
표차례
그림차례
제 1 장 서 론
제 2 장 채널 적응형 DVB-S2 전송 시스템
제 1 절 DVB-S2 전송 시스템의 하드웨어 구조
제 2 절 DVB-S2 전송 시스템의 프레임 구조
1. BBFRAME의 구조
2. FECFRAME의 구조
3. PLFRAME의 구조
제 3 장 DVB-S2 복조기의 기저대역 신호처리 프로세서 구조 설계 및 주파수 추정 알고리즘 분석
제 1 절 DVB-S2 복조기의 기저대역 신호처리 프로세서 구조
제 2 절 데이터 도움 방식의 주파수 오프셋 추정 기법 분석
1. M&M 알고리즘
2. L&R 알고리즘
3. Fitz 알고리즘
제 3 절 데이터 도움 방식의 주파수 오프셋 추정 기법 성능평가
1. 성능 지표 및 분석 방법
2. 모의실험 환경 및 순서도
3. M 값의 변화에 따른 주파수 추정 알고리즘 성능 비교
4. SNR에 따른 주파수 추정 알고리즘의 성능 비교
제 4 장 DVB-S2 복조기의 초기 주파수 추정기 설계
제 1 절 초기 주파수 추정기 하드웨어 모델링
제 2 절 제안된 새로운 구조의 초기 주파수 추정기
제 5 장 구현 결과 및 성능 비교
제 1 절 주파수 동기 블록 및 위상 동기 통합
제 2 절 Verilog 코드 구현 결과 및 FPGA 검증
1. Function 시뮬레이션
2. FPGA 검증 환경 및 검증 결과
3. 성능 비교
제 6 장 결론
참 고 문 헌
