격리영역의 농도를 낮춘 고전압 집적회로용 인터커넥션의 설계 및 제작
Design and Fabrication of High Voltage Interconnection using Lightly Doped Isolation Region for HVIC
- 주제(키워드) 전력반도체 , HVIC , High Side Gate Drive , Interconnection , LDMOS
- 발행기관 아주대학교
- 지도교수 최연익
- 발행년도 2006
- 학위수여년월 2006. 8
- 학위명 박사
- 학과 및 전공 일반대학원 분자과학기술학과
- 본문언어 한국어
초록/요약
본 논문에서는 기존의 고전압 인터커넥션의 문제점인 항복전압의 열화와 누설전류의 발생을 억제할 수 있는 새로운 고전압 인터커넥션 방법을 제안하여 시뮬레이션 및 실험을 통해 타당성을 검증하였다. 제안한 구조는 self-shielding 구조를 사용해 고전압 인터커넥션과 정션 터미네이션의 교차를 제거하여 항복전압의 열화를 막았으며, 낮은 농도를 갖는 p-isolation 영역을 LDMOS의 드레인과 고전압 컨트롤 영역사이에 삽입하여 누설전류의 발생을 억제할 수 있었다. 제안한 구조는 통상적인 1.2 ㎛의 BCDMOS 공정을 이용해 구현하였으며, 함께 제작한 액티브 소자의 특성도 검증하였다. 그리고, 제안한 구조를 적용한 고전압 스위치 구동 IC (high side gate drive IC)를 제작하여, switching 특성 및 dV/dt 특성을 확인하였다. N-epi의 두께가 7.0 ㎛ 이고 비저항이 2.0 Ω·㎝ 인 경우, p-isolation의 폭과 dose가 각각 4.0 ㎛와 8.01012 ㎝-2 일 때, p-isolation 영역은 완전히 공핍됨으로써 고전압 인터커넥션에 인가된 전위의 영향을 받지 않아 LDMOS와 동일한 항복전압을 얻을 수 있었다. 시뮬레이션 및 실험을 통해 600 V급 LDMOS가 고전압 인터커넥션과 연결되어 level shifter로 사용되는 LDI (LDMOS with high voltage Interconnection)의 항복전압에 대한 설계 및 공정변수를 최적화 하였다. P-top – n-epi – p-substrate의 조화에 의한 double RESURF 구조를 적용해 LDMOS를 구현하였다. 실험결과, 항복전압에 가장 큰 영향을 미친 설계 변수는, p-isolation과 n+BL간의 거리, n+BL 곡률반경, p-isolation 과 p-top의 거리였으며, 이들 값이 각각 6.0 ㎛, 100 ㎛, 15 ㎛일 때 720 V의 항복전압을 얻을 수 있었다. 제안한 구조로 고전압 스위치 구동회로를 제작하여 특성을 확인 한 결과, 고전압 컨트롤의 전 영역에 위치하고 있는 고농도의 n+ 매몰층이 급격한 전위의 변화에 의해 생성된 변위전류가 흐를 때 발생하는 전압강하를 최소화 할 수 있음을 확인하였다. 따라서 에피층에 구현된 능동 소자들과 p-substrate간의 기생동작을 억제시킬 수 있어서 양호한 switching 특성과 65 ㎸/㎲의 가혹한 dV/dt 펄스에서도 오동작없이 우수한 동작특성을 보였다.
more초록/요약
In this paper, a new high voltage interconnection technique is proposed in order to overcome the problems of breakdown voltage degradation and leakage current, that conventional structures have, and verified by simulation and experiment. Breakdown voltage is improved by removing the interconnection metal line crossing over high voltage junction termination region, and leakage current is terminated by inserting the lightly doped p-isolation region between drain area of LDMOS and high voltage control part. The proposed structure and other integrated active devices are fabricated by 1.2 ㎛ normal BCDMOS process. High side gate drive IC adopting the proposed structure is also manufactured, and switching characteristics and dV/dt immunity test are performed. The breakdown voltages of LDMOS with high voltage interconnection have shown the same as that of LDMOS without high voltage interconnection when 4.0 ㎛ of p-isolation width and 8.01012 ㎝-2 of p-isolation dose are used. In these conditions, where 7.0 ㎛ of epi thickness and 2.0 Ω·㎝ of epi resistivity are used, p-isolation region can be fully depleted. It results in uniformly distributed potential in p-isolation region, so that breakdown voltage is improved. The optimum design and process conditions of 600 V rated LDMOS and LDI, which is used as level shifter connecting with high voltage interconnection in serial, are determined through numerical calculations and experiments. Double RESURF(REduced SURface Field) type LDMOS, which the breakdown voltage is determined by charges of p-top, n-epi and p-substrate, is designed by properly selected process conditions. The highest breakdown voltage, 720 V, is obtained when 6.0 ㎛ of p-isolation to n+BL distance, 15 ㎛ of p-isolation to p-top distance, and 100 ㎛ of n+BL radius are used. Good switching characteristics and robust dV/dt immunity, which is very important characteristics of high side gate drive IC, are shown in high side gate drive IC realized using the proposed high voltage interconnection structure and integrated active devices. These are resulted from heavy doped n+ buried layer located in whole high voltage control part. Parasitic action between active device in n- epi region and p- substrate, which is activated by voltage drop resulted from displacement current flow, is effectively eliminated by very low resistive n+ buried layer. It shows stable operation although very high dV/dt pulse, 65 ㎸/㎲, is applied. It is expected that proposed structure and process can be applied to other gate drive IC promising robust dV/dt immunity, such as high and low side gate drive IC, half bridge IC, and smart power module.
more목차
제 1 장 서 론 1
1.1 High Voltage ICs의 개요 7
1.2 고전압 인터커넥션 기술 11
1.2.1 Capacitive 및 Resistive Field Plate 11
1.2.2 Self-Shielding 구조 13
제 2 장 낮은 농도의 격리영역을 갖는 새로운 고전압 인터커넥션 방법 18
2.1 시뮬레이션 결과 20
2.1.1 고전압 인터커넥션과 p- 격리영역의 설계 21
2.1.2 LDMOS의 설계 32
2.1.3 요약 37
2.2 실험 결과 39
2.2.1 공정순서 39
2.3.2 P- 격리영역과 고전압 인터커넥션의 특성 42
2.2.3 LDMOS와 LDI의 항복전압 특성 49
2.3.4 능동 소자들의 특성 68
제 3 장 HVIC의 제작 및 특성 75
3.1 스위칭 특성 78
3.2 dV/dt 특성 81
제 4 장 결 론 89
참고문헌 91
ABSTRACT 95
목차
그림 1-1. 수직형 DMOS의 단면도와 전류 흐름도 4
그림 1-2. 수평형 DMOS의 단면도와 전류 흐름도 5
(a) 저전압 / 고전류용 (b) 고전압 / 저전류용 (c) 중전압 / 중전류용
그림 1-3. Off-line 환경 8
그림 1-4. HVIC의 내부 구조도 9
(a) Block diagram (b) 평면도
그림 1-5. 고전압 인터커넥션을 위한 방법 12
(a) Capacitive Field Plate (b) Resistive Field Plate
그림 1-6. Self-shielding 고전압 인터커넥션을 이용한 HVIC의 평면도 14
그림 1-7. Self-shielding을 이용한 고전압 인터커넥션의 단면도 17
(a) Double RESURF (b) Divided RESURF
그림 2-1. 제안한 self-shielding 구조 19
(a) 평면도 (b) 단면도
그림 2-2. 고전압 인터커넥션 전압에 따른 등전위선 및 공핍영역 22
(a) 100 V가 인가되었을 때 (b) 700 V가 인가되었을 때
그림 2-3. 에피 비저항과 p-isolation dose에 따른 항복전압 25
그림 2-4. 항복이 발생했을 때, p-isolation dose에 따른 전위분포와 충돌 이온화에 의해 생성된 전류밀도 26
(a) p-isolation dose: 8.01012 ㎝-2 (a) p-isolation dose: 1.41013 ㎝-2
그림 2-5. P-isolation 영역에서의 붕소 및 인의 농도분포 28
그림 2-6. 항복이 일어났을 때 n+BL 사이에 위치한 p-isolation 영역의 전위분포 29
그림 2-7. N+BL과 p-isolation의 거리에 따른 항복전압 특성 31
그림 2-8. 에피 비저항 및 p-top dose에 따른 항복전압 33
그림 2-9. 에피 비저항이 2.0 Ω·㎝ 일 때 p-top dose별 항복이 일어났을 때의 표면 전계 분포 35
그림 2-10. P-top dose가 2.01012 ㎝-2 일 때 에피 비저항 별 항복이 일어났을 때의 표면 전계 분포 36
그림 2-11. 항복이 일어났을 때 LDMOS의 전위 분포와 수평, 수직 방향 전계분포 (n-epi 비저항: 2.0 Ω·㎝, p-top dose: 2.01012 ㎝-2) 38
그림 2-12. HVIC 공정을 이용해 구현한 능동 소자들의 단면도 40
(a) LDMOS와 고전압 인터커넥션 (b) MVCMOS (c) LVCMOS (d) NPN
그림 2-13 제작한 p-isolation 패턴의 현미경 사진 43
(a) n+BL이 없는 형태 (b) n+BL이 있는 형태
그림 2-14. P-isolation의 dose 및 폭에 따라 측정한 항복전압 44
그림 2-15. P-isolation의 dose에 따른 펀치-쓰루 전압 46
그림 2-16. P-isolation dose 및 n+BL 간 거리에 따른 펀치-쓰루 전압 47
그림 2-17. Isolation 영역의 역방향 전압 대 전류 특성(p-isolation dose는 9.01012 ㎝-2, 폭은 4.0 ㎛ 일 때의 펀치-쓰루 특성) 48
그림 2-18. 제작한 LDMOS와 LDI의 현미경 사진 50
(a) LDMOS (b) LDI
그림 2-19. 제작한 LDMOS의 단면도와 설계변수들 51
그림 2-20. P-isolation과 p-top dose에 따른 LDMOS와 LDI의 항복전압 52
(a) p-isolation dose: 7.01012 ㎝-2 (b) 8.01012 ㎝-2 (c) 9.01012 ㎝-2
그림 2-21. 드리프트 영역의 길이(Ldr)에 따른 LDMOS의 항복전압 55
그림 2-22. PWELL과 p-bottom 거리(Lpb)에 따른 LDMOS의 항복전압 57
그림 2-23. N+BL의 위치(Lbl)에 따른 LDMOS의 항복전압 58
그림 2-24. LDI의 Layout과 설계변수들 60
그림 2-25. N+BL의 곡률반경에 따른 LDI의 항복전압 61
그림 2-26. P-top의 곡률반경에 대한 LDI의 항복전압 63
그림 2-27. P-top과 p-isolation 영역의 거리에 따른 LDI의 항복전압 64
그림 2-28. LDI의 항복전압 특성 66
그림 2-29. LDI의 FBSOA 특성 67
그림 2-30. 플로팅 상태에서 소자특성 확인을 위한 측정조건 70
그림 2-31. 플로팅 상태에서 소자특성 확인을 위해 배치한 Layout 71
그림 2-32. 플로팅 상태에서의 소자특성 72
(a) NPN의 전류이득 (B) LVNMOS의 게이트 전달 특성
그림 3-1. 제작한 HVIC의 block diagram 76
그림 3-2. 제작한 HVIC의 현미경 사진 77
그림 3-3. HVIC의 switching 특성 확인을 위한 구성도 79
그림 3-4. HVIC의 switching 파형 80
그림 3-5. MVCMOS에서 발생할 수 있는 전류 흐름 및 기생 소자 82
(a) On 상태일 때 (b) Off 상태일 때
그림 3-6. dV/dt 특성 평가를 위한 회로 구성도 86
그림 3-7. 65 ㎸/㎲의 dV/dt가 인가되었을 때의 파형 87
그림 3-8. IR2128에 22 ㎸/㎲가 인가되었을 때의 오동작 파형 88
목차
표 1-1. MOS와 BJT의 특성 비교표 2
표 1-2. 여러 고전압 인터커넥션의 특성 비교표 16
표 2-1. 공정시뮬레이션에 사용한 변수들 20
표 2-2. 소자시뮬레이션에 사용한 변수들 21
표 2-3. 실험결과로부터 도출된 최적의 설계 및 공정조건 65
표 2-4. 함께 제작된 능동소자의 전기적인 특성 68
표 3-1. n+BL의 유무에 따른 PNP 기생 소자의 전류이득 82
