효율적인 파이프라인 구조와 스케줄링 기법을 적용한 고속 8-병렬 Mixed-radix FFT/IFFT 프로세서 설계
Design of a High Speed 8-Parallel Mixed-radix FFT/IFFT Processor using Efficient Pipeline Architecture and Scheduling Scheme
- 발행기관 아주대학교
- 지도교수 선우명훈
- 발행년도 2011
- 학위수여년월 2011. 2
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/ajou/000000011472
- 본문언어 한국어
- 저작권 아주대학교 논문은 저작권에 의해 보호받습니다.
초록/요약
OFDM 전송 방식은 고속 데이터 통신을 위한 방식으로 각광 받고 있으며, IEEE 802.11a/g/n, IEEE 802.16e, UWB 등의 최신 통신 시스템 표준에 채택되었다. 뿐만 아니라 차세대 광통신 시스템의 표준으로 채택이 활발히 논의되고 있다. 본 논문에서는 고속 데이터 전송을 위한 OFDM 시스템에 적용 가능한 고속 FFT/IFFT 프로세서를 제안하였다. 8개의 병렬 경로를 가지는 Mixed-radix 파이프라인 고속 FFT/IFFT프로세서를 제안한다. 고속 OFDM 시스템에서 요구되는 높은 데이터 처리율을 만족하기 위해서 파이프라인 구조 중 가장 높은 데이터 처리율을 가지는 MDC 구조와 다중 병렬 처리 기법을 채택하였다. 또한 고속 연산을 위해 높은 Radix 알고리즘인 Radix-8 알고리즘을 사용하였다. FFT 길이가 8ⁿ이 아닌 경우의 연산을 위해 Radix-8과 Radix-2 또는 Radix-8과 Radix-4 알고리즘을 같이 적용하는 Mixed-radix 알고리즘을 사용하였다. 제안하는 프로세서는 UWB, WiMAX, O-OFDM과 같은 고속 OFDM 시스템을 위해 128-포인트와 256-포인트 두 가지 모드를 지원한다. 파이프라인 구조와 8개의 병렬 경로를 통해 데이터 처리율을 향상시킬 수 있지만 하드웨어 복잡도 역시 증가하게 된다. 하드웨어 복잡도를 줄이기 위해서 본 논문에서는 연산에 필요한 연산기의 수를 줄이는 구조를 제안하였다. 제안하는 구조는 크게 버터플라이 연산기의 수를 줄인 구조와 효율적인 스케줄링 기법을 적용하여 복소 곱셈기의 수를 줄이는 구조로 나뉜다. 제안하는 구조를 적용함으로써 연산 싸이클을 증가시키지 않고 하드웨어 복잡도를 줄일 수 있었다. 본 논문에서는 128-포인트와 256-포인트 두 가지 모드를 갖는 FFT/IFFT 프로세서를 설계하였다. 설계한 프로세서는 Verilog HDL로 모델링하여 IBM 90nm 공정으로 합성하였으며 메모리를 제외한 전체 게이트 수가 760,000개를 보였다. 동작속도는 430MHz로 256-포인트 연산을 85.84ns에 처리 가능한 구조이다.
more목차
국문 요약
제목 차례
그림 차례
표 차례
제1장 서 론 1
제2장 기존의 FFT/IFFT 구조 4
제 1 절 메모리 구조 6
제 2 절 파이프라인 구조 8
제3장 제안하는 FFT/IFFT 구조 11
제 1 절 Mixed-radix FFT 알고리즘 11
제 2 절 제안하는 MRMDC 구조 16
제 1 항 256-포인트 FFT 연산을 위한 첫 번째 스테이지 구조 19
제 2 항 128-포인트 FFT 연산을 위한 첫 번째 스테이지 구조 33
제 3 항 두 번째, 세 번째 스테이지 구조 36
제 4 장 성능 평가 39
제 5 장 결론 45
참고문헌 46
Abstract 49
