디지털 위성방송 수신기를 위한 효율적인 주파수 동기회로 설계
Design of an Efficient Frequency Synchronizer for Demodulator of DVB-S2
- 주제(키워드) DVB-S2 , Frequency Offset , Synchronizer , Correlator , SoC
- 발행기관 아주대학교 일반대학원
- 지도교수 선우명훈
- 발행년도 2008
- 학위수여년월 2008. 2
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 본문언어 한국어
초록/요약
현대는 고도로 발달한 반도체 기술과 통신기술이 접목하여 언제 어디서든 자유롭게 네트워크에 액세스하여 정보를 교환할 수 있는 유비쿼터스 시대로 진입하고 있다. 또한 통신 및 방송이 융합함에 따라 매체별 장벽이 허물어지고 소비자에게 가장 쾌적한 서비스를 제공하는 것이 중요한 일이 되었다. 그에 따라 방송 서비스도 고품질 영상 및 데이터 전송서비스를 구비하게 되었는데 2004년에 차세대 위성방송 표준인 DVB-S2 시스템의 표준화가 이루어 졌다. 새로운 시스템은 여러 고기능의 전송기술을 채택함으로써 기존의 위성방송 시스템의 전송 효율을 30%이상으로 향상시켰고, 그 결과 HDTV급의 고품질 방송기능과 다양한 부가서비스를 제공할 수 있게 되었다. 본 논문에서는 이러한 DVB-S2 시스템의 복조기 설계에 관하여 연구하였다. 전송효율을 향상시키기 위해 채용된 에러정정부호기술과 기존 시스템장비를 활용하는 문제로 인하여 보상해야 할 주파수 오차가 매우 커지고, 그로인하여 주파수 보상회로가 매우 복잡해지게 되었다. 본 논문에서는 이러한 큰 주파수 오차를 보정하기 위한 주파수 동기부를 설계하였다. 특히 중간 단계인 대략적인 주파수 동기부를 효율적으로 설계하는 방법을 제안하였다. 기존의 알고리즘을 그대로 구현할 경우 하드웨어 복잡도가 매우 커서 실용적인 복조기를 구현할 수 없다. 본 논문에서 제안한 직렬 방식의 연산회로를 사용할 경우 주파수 오차 추정기능은 그대로 유지하면서 하드웨어 복잡도를 92%이상으로 감소시킬 수 있다. 제안된 주파수 동기 회로는 Coware社의 SPW 툴을 이용하여 고정소수점 모델링을 수행하고 시뮬레이션을 통하여 검증하였다. 실제 하드웨어는 Verilog HDL을 통해 구현되었고 ModelSim 툴과 iPROVE FPGA보드에서 검증되었다. 본 논문에서 제안한 방법으로 대략적인 주파수 동기는 복잡도가 최소화 되었으므로 저렴한 복조회로를 구현하는 데 필수적이라고 할 수 있다. 제안된 방법은 DVB-S2와 같이 프레임 길이가 긴 전송표준에도 응용하여 적용할 수 있을 것이다.
more초록/요약
This thesis proposes an efficient coarse frequency synchronizer for digital video broadcasting - second generation (DVB-S2). The input signal requirement of acquisition range for coarse frequency estimator in the DVB-S2 is around ±1.5625Mhz, which corresponds to 6.25% of the symbol rate at 25Mbaud. At the process of analyzing the robust algorithm among data-aided approaches, we find that the Luise & Reggiannini (L&R) algorithm is the most promising one for coarse frequency estimation with respect to estimation performance and complexity. However, it requires many multipliers and adders to compute output values of correlators. We propose an efficient architecture identifying the serial correlator with the buffer and multiplexers. The proposed coarse frequency synchronizer can reduce the hardware complexity about 92% of the direct implementation. The proposed architecture has been implemented and verified on the Xilinx Virtex II FPGA.
more목차
제1장 서론 = 1
제2장 DVB-S2 전송 시스템의 구조 = 3
제1절 DVB-S2 송수신기의 구조 = 3
1. 송신기 = 3
2. 수신기 = 4
제2절 DVB-S2 전송 시스템의 프레임 구조 = 5
제3장 DVB-S2 복조기의 주파수 추정 알고리즘 = 6
제1절 DVB-S2 복조기의 주파수 동기 설계 요구사항 = 6
제2절 데이터 도움 방식의 주파수 오차 추정 기법 = 8
1. M&M 알고리즘 = 8
2. L&R 알고리즘 = 9
3. Fitz 알고리즘 = 10
제3절 데이터 도움 방식의 주파수 오차 추정 기법 성능평가 = 11
1. 성능 지표 및 분석 방법 = 11
2. 모의실험 환경 = 12
3. M 값의 변화에 따른 알고리즘 성능 비교 = 13
4. SNR과 추정범위에 따른 알고리즘의 성능 비교 = 14
제4장 DVB-S2 복조기의 대략적 주파수 추정기 설계 = 15
제1절 기존 방식의 L&R 알고리즘 하드웨어 구조 = 15
1. 기존 알고리즘의 직접구현 구조 = 15
2. 모델링 및 시뮬레이션 = 17
제2절 직렬 방식의 상관도 연산기를 이용한 새로운 구조의 대략적 주파수 추정기 = 20
1. 직렬 방식의 상관도를 이용한 새로운 구조의 대략적 주파수 추정기의 구조 = 20
2. 모델링 및 시뮬레이션 = 24
제5장 구현 결과 및 성능 비교 = 28
제1절 주파수 동기 블록 및 위상 동기 통합 시뮬레이션 = 28
제2절 Verilog 코드 구현 결과 및 FPGA 검증 = 30
1. Function 시뮬레이션 = 30
2. FPGA 검증 환경 및 검증 결과 = 31
3. 성능 비교 = 32
제6장 결론 = 34
참고문헌 = 36
